Kondisi 1 Perrcobaan 1
Kondisi 1 Perrcobaan 1
1. Kondisi
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=don’t care, B5=don’t care, B6=don’t care
2. Rangkaian Percobaan
Pada JK flip-flop, kita memperhatikan input pada kaki S dan R. Jika salah satu input memiliki nilai 1, maka rangkaian tersebut bersifat asinkronus, dan input J dan K diabaikan, hanya S dan R yang menjadi perhatian. Jika input R dan S aktif low, maka inputnya memiliki logika 0. Jika inputnya aktif high, maka inputnya mati atau memiliki logika 1. Dalam percobaan pertama, kedua kaki R dan S memiliki nilai 1 atau aktif high, sehingga R dan S dapat diabaikan, namun output masih berlawanan. Selanjutnya, kita melihat input J-K. Di sini, input J memiliki logika 0 dan input K memiliki logika 0, yang berarti aktif high atau memiliki logika 1. Clock aktif low, yang berarti sinyal berubah saat transisi dari 1 ke 0. Karena J = 0 dan K = 0, output tidak akan berubah sesuai dengan tabel kebenaran.
Pada D flip-flop, input D digabung menjadi 1 dan diberikan gerbang NOT pada kaki bawahnya sehingga selalu berkebalikan dengan input sebelumnya. Sebelum masuk ke input D, kita memperhatikan input R-S. Di sini, tidak ada input karena sinyal awalnya memiliki logika 1, dan rangkaian ini aktif low, sehingga R dan S tidak aktif pada awalnya. Clock aktif high, sehingga output akan berubah saat transisi dari 0 ke 1. Pada kondisi ini, input D adalah 0, sehingga input D tidak aktif atau bernilai 0. Input R (reset) memiliki logika 1 atau aktif high, dan input S (set) juga memiliki logika 1, sehingga keduanya memiliki logika 1. Sehingga output Q akan menghasilkan output 0 dan output Q komplemen akan memiliki logika 1. Dengan demikian, output Q dan Q bar selalu berlawanan.
5. Link Download
Komentar
Posting Komentar